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課程名稱 |
電腦輔助積體電路系統設計
Computer-aided Vlsi System Design |
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開課學期 |
108-1 |
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授課對象 |
電機資訊學院 電機工程學研究所 |
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授課教師 |
楊家驤 |
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課號 |
EEE5022 |
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課程識別碼 |
943 U0240 |
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班次 |
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學分 |
3.0 |
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全/半年 |
半年 |
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必/選修 |
選修 |
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上課時間 |
星期四7,8,9(14:20~17:20) |
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上課地點 |
明達205 |
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備註 |
總人數上限：150人 |
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Ceiba 課程網頁 |
http://ceiba.ntu.edu.tw/1081EEE5022_ |
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課程簡介影片 |
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核心能力關聯 |
核心能力與課程規劃關聯圖 |
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課程大綱
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為確保您我的權利,請尊重智慧財產權及不得非法影印
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課程概述 |
Computer-Aided VLSI System Design |
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課程目標 |
Verilog, Synthesis, DFT/ATPG, Static Timing Analysis, Placement and Routing, DRC/LVS/LPE, Verification |
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課程要求 |
9 Labs, 7 Homework Assignments, 1 Midterm, 1 Group Final Project |
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預期每週課後學習時數 |
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Office Hours |
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指定閱讀 |
TBA |
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參考書目 |
TBA |
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評量方式
(僅供參考) |
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週次 |
日期 |
單元主題 |
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第1週 |
2019/09/12 |
Introduction |
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第2週 |
2019/09/19 |
Verilog - I |
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第3週 |
2019/09/26 |
Verilog - II |
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第4週 |
2019/10/03 |
Verilog - III |
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第5週 |
2019/10/10 |
國慶日放假 |
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第6週 |
2019/10/17 |
Verilog - IV |
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第7週 |
2019/10/24 |
Synthesis - I |
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第8週 |
2019/10/31 |
Synthesis - II |
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第9週 |
2019/11/07 |
期中考放假 |
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第10週 |
2019/11/14 |
Static Timing Analysis |
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第11週 |
2019/11/21 |
Midterm |
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第12週 |
2019/11/28 |
Verification
[Final Project] team up |
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第13週 |
2019/12/05 |
Cadence Formal Verification (JasperGold)
[Final Project] announce |
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第14週 |
2019/12/12 |
Placement |
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第15週 |
2019/12/19 |
Routing |
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第16週 |
2019/12/26 |
DRC/LVS |
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第17週 |
2020/01/02 |
Testing |
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第18週 |
2020/01/09 |
Cadence Formal
High Level Synthesis |
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第19週 |
2020/01/16 |
Project Presentation |
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